摘要：針對軟件GPS接收機的實時數據采集需求，提出一種基于TMS320C6416 McBSP、EDMA、中斷和外部擴展SDRAM的GPS實時數據采集方案;重點闡述射頻前端NJl006AK、TMS320C6416構成的硬件接收電路，以及McBSP、sDRAM、EDMA乒乓緩存的采集配置過程。該方案不僅滿足了GPS軟件接收機信號采集嚴苛的實時性要求，而且增強了處理器實時處理能力。

　　引言

　　軟件GPS接收機具有較高靈活性和可擴展性，是快速實現算法驗證、研制原型接收機的重要手段。GPS信號的實時采集是軟件GPS接收機各種功能實現的前提。本文設計了一種軟件GPS接收機實時信號采集方案。該方案以McBSP接收射頻前端NJl006AK數字化輸出，通過McBSP事件驅動EDMA在外部擴展sDRAM中進行乒乓緩存，并通過ms中斷(即1 ms中斷1次)與基帶算法同步數據，很好地滿足了軟件GPS接收機信號采集的需要。

　　1 基于DSP的實時采集方案

　　軟件GPS接收機作為軟件無線電的典型應用，其本身具有很高的數據采樣率和基帶算法帶來的巨大運算量，跟蹤環節還要求提供實時連續采樣的GPS信號。這就要求處理器在實時運算的同時，對GPS信號進行高速、連續、實時的采集。軟件GPS接收機中的運算目前主要由DSP實現，本文采用TMS320C6416作為核心處理器，在為基帶處理提供支持的同時，利用其McBSP、EMDA、EMIF片內外設，配合Nemerix公司的NJ10-06AK和相關接口電路完成對GPS信號實時、連續的采集，其結構如圖1所示。

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　　來自天線的1 575.42 MHz GPS信號直接進入集成了LNA的射頻接收前端NJl006AK，完成射頻信號的濾波、放大、下變頻，數字化輸出2位并行數據，經并串轉換電路后進入TMS320C6416。TMS320C6416通過McBSP和EDMA配合完成數據的搬移，通過EMIF接口擴展SDRAM完成數據的存儲。McBSP接收串行數據為連續的32位字，并在每個32位字接收完成時，通過McBSP接收事件觸發EDMA完成接收32位字到外部擴展SDRAM的搬移。為了保證實時數據的連續接收和同步，McBSP接收事件對應。EMDA通道分別在SDRAM內開辟2個1 ms數據空間緩沖區，并通過鏈接配置為乒乓緩存操作。當一個緩沖區搬移操作結束時，EDMA切換到另一個緩沖區并發出EDMA中斷，通知CPU ms數據采集完畢，實現采集數據與基帶處理同步。

　　2 系統硬件設計

　　2.1 射頻接收電路

　　NJl006AK是Nemerix公司推出的雙超外差GPS射頻前端接收芯片。它內部集成了LNA，具有可通過引腳設置的本振頻率，同時可直接與有源或者無源天線對接。采用NJl006AK配合無源天線完成射頻信號的接收、處理，其電路如圖2所示。

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　　無源天線通過L1、C1、C3、L5耦合GPS信號進入NJl006AK內部集成的LNA，進行低噪聲放大;并由LNO引腳進入L2、L3、L4、C2、C4和SAW晶振TQS949-AA-7G構成的濾波電路，完成GPS L1帶外信號的濾除。NJl006AK通過MODE引腳接地選擇本地振蕩頻率為1 554.86 MHz，與由RFI引腳進入的濾波后的信號混頻，完成下變頻得到20.55 MHz中頻信號。該中頻信號由NJl006AK通過內部AGC放大后經2位ADC欠采樣完成二次下變頻，輸出SGN、MAG數字信號。ADC參考時鐘通過XEN引腳接地選擇由CP引腳輸入基帶接口提供的16.129 MHz采樣時鐘。此外，L6、L7、C6、C9構成中心在25.55 MHz、帶寬3.5 MHz的濾波電路，以濾除A/D轉換過程中引入的鏡像頻率;R1、C7、C10構成NJl006AK內部PLL的外部濾波電路;AVDD、TVDD為NJl006AK提供3.3 V工作電壓;C5、C8完成NJl006AK片上輸出電壓的濾波，防止芯片內部參考偏移。

　　2.2并串轉換及存儲接口電路

　　并串轉換和外部SDRAM存儲接口電路如圖3所示。 

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　　50 MHz溫補晶振通過CLKIN為TMS320C6416提供時鐘輸入，CLKMODE0、CLKMODEl上拉配置內部PLL為20倍頻，使處理器工作在1GHz。McBSP0在向射頻前端提供采樣時鐘CLKF的同時，通過與SN54LV166A接口完成并串轉換。EMIFA以32位形式與Microm公司64.Mb 32位SDRAMMT48LC2M-3282-6對接，實現外部存儲的擴展。

　　并串轉換接口中，SN54LVl66A的CLR引腳接3.3 V禁止異步清零;S/L引腳接地選擇并行輸入方式，接收A到H并行輸入;INH引腳接地使能McBSP0的CLKR提供的移位時鐘;來自射頻前端的數字信號SGN、MAG在CLKR上升沿，依次通過QH輸出到McBSP0完成接收。

　　外部擴展SDRAM配置在EMIFA CE0空間，BEAl6下拉，BEAl7上拉設置CPU內部6分頻，AECLKOUTl輸出166 MHz與MT48LC2M3282-6的CLK對接，其他控制信號ASDCKE、ACE0、AS-DRAS、ASDCAS、ASDWE、AEA[13：3]、ABE E3：O]、AEDE31：O]直接與MT48LC2M3282-6對應的信號連接。由于SDRAM復用地址線，MT48LC2M3282-6的A11～A18與A0～A7復用，BA0、BAl作為A19、A20提供組選擇信號，所以TMS320C6416的AEA3～AEAl3對接MT48LC2M3282-6的A0～A10完成A0～A18的傳送，AEAl4、AEAl5接BAl、BA0提供組選擇信號。

　　3 采集參數配置

　　3.1 McBSP接收配置

　　接收控制寄存器和接口控制寄存器主要提供接收幀長、字長、幀忽略，接收延時、時鐘、幀發生、接收開始等控制功能。為了盡可能提升McBSP0和EDMA效率，設置接收控制寄存器中RPHASE=0，RFRLENl=1，RWDLENl=5，RDATDLY=0，RFIG=1。選擇每幀包含一個相位，每個相位包含一個字，每字32位，與幀信號同步無延遲采樣接收，且忽略不恰當幀同步。設置完上述寄存器后，就可通過依次設置接口控制寄存器內GRST、FRST、RRST為1，順次完成采樣率發生器復位，幀信號發生器復位和接收使能開始接收。

　　3.2 EMIF SDRAM接口配置

　　EMIFA CE0空間擴展的64 Mb SDRAM位于CPU地址空間0x8000 0000～0x807F FFFF，為信號采集過程提供了高速緩存。其配置信息分布在EMIFA全局控制寄存器、CE控制寄存器0、SDRAM控制寄存器、SDRAM時間參數控制寄存器和SDRAM擴展寄存器。復位完成后，CPU需要按照EMIFA寄存器配置必要參數，然后啟動SDRAM初始化過程，使SDRAM進入正常讀寫狀態。