產(chǎn)品特點(diǎn)：
為FPGA 管腳分配、FPGA 器件符號創(chuàng)建及PCB 中BGA 封裝網(wǎng)絡(luò)優(yōu)化提供了集成設(shè)計(jì)環(huán)境
搭建在FPGA管腳分配與PCB布局布線設(shè)計(jì)之間的橋梁，使繁瑣的FPGA 管腳的分配與優(yōu)化工作變得輕而易舉
自動(dòng)跟蹤HDL 源代碼、FPGA 管腳分配及PCB 中BGA 器件管腳連接關(guān)系的改變，提示相關(guān)數(shù)據(jù)進(jìn)行同步更新
支持設(shè)計(jì)在不同F(xiàn)PGA 器件之間的移植
可結(jié)合PCB 網(wǎng)表優(yōu)化FPGA 器件的管腳分配，支持管腳分配信息在IO Designer、
原理圖和PCB 環(huán)境中的雙向傳遞
支持所有FPGA 廠家的器件庫，兼容各種FPGA 開發(fā)環(huán)境的綜合約束文件、布局布線約束文件，可導(dǎo)入或優(yōu)化其中的管腳分配信息
I/O Designer：由自動(dòng)關(guān)聯(lián)的電子表格與圖形窗口構(gòu)成的FPGA/PCB 集成設(shè)計(jì)環(huán)境概述
FPGA/CPLD 在電子產(chǎn)品設(shè)計(jì)中的應(yīng)用及其廣泛，而FPGA 與PCB 的同步設(shè)計(jì)已成為業(yè)界普遍面臨的難題。設(shè)計(jì)工程師們要投入大量的時(shí)間，反復(fù)溝通和確認(rèn)對FPGA 管腳分配信息的修改，稍有疏漏便會造成FPGA 管腳定義與PCB 網(wǎng)絡(luò)連接的數(shù)據(jù)不一致，從而造成產(chǎn)品開發(fā)周期的延誤及設(shè)計(jì)反復(fù)。隨著FPGA 器件規(guī)模（門數(shù)/管腳數(shù)）的增加，某些器件管腳數(shù)已達(dá)1500 個(gè)以上，F(xiàn)PGA 與PCB 的同步設(shè)計(jì)問題愈加突出。
Mentor Graphics 公司的I/O Designer 是業(yè)界最優(yōu)秀的FPGA/PCB 同步設(shè)計(jì)的解決方案。
在I/O Designer 的集成環(huán)境里，設(shè)計(jì)者可以導(dǎo)入HDL 設(shè)計(jì)中的信號、FPGA 器件的管腳信息與設(shè)計(jì)約束信息、原理 圖符號、PCB 布局視圖與網(wǎng)絡(luò)連接等關(guān)鍵信息，然后手工或自動(dòng)創(chuàng)建HDL 信號到FPGA 管腳的映射、自動(dòng)創(chuàng)建復(fù)雜FPGA 器件的原理圖符號和網(wǎng)絡(luò)、參照PCB布局和網(wǎng)絡(luò)連接視圖來調(diào)整和優(yōu)化FPGA 管腳分配、根據(jù)優(yōu)化后的管腳分配來更新FPGA 綜合約束和布局布線約束，確保設(shè)計(jì)團(tuán)隊(duì)高效率、低風(fēng)險(xiǎn)地實(shí)現(xiàn)FPGA/PCB 的同步設(shè)計(jì)。
動(dòng)態(tài)管腳分配與優(yōu)化
I/O Designer 為創(chuàng)建與優(yōu)化FPGA 管腳分配提供了簡潔直觀的操作界面，設(shè)計(jì)者可定義好規(guī)則，然后通過軟件為HDL 信號自動(dòng)分配FPGA 管腳，也可通過簡單的鼠標(biāo)托放操作實(shí)現(xiàn)單一信號或總線到FPGA 管腳的映射。設(shè)計(jì)者還可以在軟件的PCB 布局視圖窗口中直接看到PCB 中網(wǎng)絡(luò)飛線交叉狀況，并以此來自動(dòng)或手工優(yōu)化FPGA 管腳的分配，每次修改管腳分配的效果都能在軟件中動(dòng)態(tài)實(shí)時(shí)地顯示。設(shè)計(jì)者可以快速而準(zhǔn)確的完成FPGA 管腳優(yōu)化工作。
數(shù)據(jù)同步管理在FPGA 到PCB 的設(shè)計(jì)流程里，HDL信號與FPGA 管腳的映射信息必須嚴(yán)格保持一致。I/O Designer 可以自動(dòng)跟蹤各個(gè)流程對管腳分配信息的修改，并提示其他流程及時(shí)更新，確保管腳分配信息在整個(gè)設(shè)計(jì)流程中的一致性。首先，I/O Designer 支持手工或自動(dòng)完成HDL信號到FPGA 管腳的映射，并根據(jù)映射結(jié)果創(chuàng)建FPGA 布局布線約束文件，然后結(jié)合HDL 源文件生成用于板級設(shè)計(jì)的原理圖符號、元件屬性及管腳屬性等信息；此外，I/O Designer 還可以導(dǎo)入板級原理圖或PCB 設(shè)計(jì)中對管腳分配的修改操作，如管腳互換（Pin Swap）、邏輯門互換（GateSwap）等，從而更新FPGA 布局布線約束。
對于FPGA/PCB 的同步設(shè)計(jì)，I/ODesigner 是一個(gè)功能強(qiáng)大且獨(dú)一無二的解決方案，它為“FPGA 布局布線—約束文件 —板級PCB 設(shè)計(jì)”提供了強(qiáng)有力的雙向數(shù)據(jù)交換環(huán)境，設(shè)計(jì)者可以通過I/O Designer 創(chuàng)建HDL 信號、原理圖符號、PCB 布線規(guī)則、管腳電氣信息、FPGA 布局布線約束文件等多種數(shù)據(jù)，并傳遞給HDL、FPGA 布局布線、PCB 等各個(gè)設(shè)計(jì)流程，有效地實(shí)現(xiàn)了從概念設(shè)計(jì)、芯片設(shè)計(jì)到系統(tǒng)設(shè)計(jì)的無縫銜接。
縮短產(chǎn)品研發(fā)周期I/O Designer 還可以確保FPGA 與PCB并行設(shè)計(jì)的順暢進(jìn)行，可以大幅度縮短產(chǎn)品研發(fā)周期。在FPGA 與PCB 并行設(shè)計(jì)過程中，即使某一時(shí)刻FPGA 管腳分配已經(jīng)確定，但隨著項(xiàng)目的進(jìn)展，F(xiàn)PGA 工程師或PCB工程師隨時(shí)都可能根據(jù)自己的需要修改管腳分配，以下三種情況很常見：
在設(shè)計(jì)初期、產(chǎn)品調(diào)試及改進(jìn)階段，對某些模塊功能的重新定義會導(dǎo)致信號的改變，必然影響管腳分配;
HDL 代碼改變后，需要對FPGA 重新布局布線，原有的管腳分配被打亂;
在PCB 設(shè)計(jì)時(shí)，為了改善BGA 封裝的布線而頻繁進(jìn)行的相鄰管腳網(wǎng)絡(luò)對換操作，迫使FPGA 管腳分配調(diào)整I/O Designer 可以自動(dòng)監(jiān)測每位設(shè)計(jì)成員對管腳分配的修改，并將修改信息傳遞給其他成員，在得到允許后可以自動(dòng)對 其他成員的數(shù)據(jù)進(jìn)行更新，確保管腳與信號的映射信息在FPGA 與PCB 設(shè)計(jì)流程中嚴(yán)格一致。
原理圖與符號
I/O Designer 自帶一個(gè)可訂制的原理圖符號（Symbol）與管腳（Pin）外形庫，支持所有合乎工業(yè)標(biāo)準(zhǔn)（IEEE/JEDEC）的管腳序號、Symbol 及Pin 的外形等信息，設(shè)計(jì)者可以根據(jù)需要訂制Symbol 及Pin 的形狀。
I/O Designer 兼容多種文件格式的原理圖與Symbol，可將自己創(chuàng)建的原理圖及Symbol導(dǎo)出至Design Architect、Board Archite、DxDesigner、Design Capture、Design View等環(huán)境中，同時(shí)支持EDIF、XML 等格式的原理圖及Symbol 文件的導(dǎo)入。
